"混合鍵合" 之戰(zhàn)，似乎已箭在弦上。

　　不管是在晶圓代工龍頭、存儲(chǔ)芯片巨頭還是半導(dǎo)體設(shè)備龍頭的發(fā)展路線圖中，幾乎都能看到 "混合鍵合(Hybrid Bonding)" 這一關(guān)鍵詞。

　　那么，為何這項(xiàng)技術(shù)能讓臺(tái)積電、三星等巨頭集體押注?它又憑什么征服先進(jìn)封裝的下一個(gè)十年?

　　01

　　混合鍵合，下一個(gè)十年

　　隨著摩爾定律逐漸進(jìn)入其發(fā)展軌跡的后半段，芯片產(chǎn)業(yè)越來越依賴先進(jìn)的封裝技術(shù)來推動(dòng)性能的飛躍。這句話毋庸置疑。

　　而在封裝技術(shù)由平面走向更高維度的2.5D和3D時(shí)，互聯(lián)技術(shù)成為關(guān)鍵。

　　傳統(tǒng)的互聯(lián)技術(shù)包括引線鍵合、倒裝芯片鍵合和硅通孔(TSV)鍵合等，然而就當(dāng)下來看，這些技術(shù)各自面臨著不同的局限。

　　傳統(tǒng)引線鍵合技術(shù)通過金屬引線實(shí)現(xiàn)芯片與基板的電氣連接，這種方法雖然成本低廉且工藝成熟，但受限于引線長度和布局方式，信號(hào)傳輸路徑較長，難以滿足高性能計(jì)算芯片的需求。

　　倒裝芯片鍵合技術(shù)通過在整個(gè)芯片正面布置錫球/銅柱凸塊，連接密度提升的同時(shí)還縮短了信號(hào)傳輸路徑，被廣泛應(yīng)用于CPU、GPU和高速DRAM芯片的封裝。不過，當(dāng)凸點(diǎn)間距縮小到40μm以下時(shí)，傳統(tǒng)回流焊工藝會(huì)出現(xiàn)翹曲和精度問題。

　　硅通孔技術(shù)是通過在硅片內(nèi)制作垂直貫通孔，填充金屬(如銅或鎢)實(shí)現(xiàn)電氣互聯(lián)的工藝。與傳統(tǒng)的水平布線方式相比，TSV技術(shù)大幅縮短了芯片間的信號(hào)傳輸路徑，為系統(tǒng)小型化、高性能和低功耗提供了可能性。不過硅通孔技術(shù)的制造成本較高，工藝復(fù)雜性也要高出不少。

　　接下來再看混合鍵合技術(shù)是如何應(yīng)對(duì)這些難題的。

　　混合鍵合主要用于實(shí)現(xiàn)不同芯片之間的高密度、高性能互聯(lián)。這種技術(shù)的關(guān)鍵特征是通過直接銅對(duì)銅的連接方式取代傳統(tǒng)的凸點(diǎn)或焊球（bump）互連，從而能夠在極小的空間內(nèi)實(shí)現(xiàn)超精細(xì)間距的堆疊和封裝，達(dá)到三維集成的目的。

　　在混合鍵合工藝中，兩個(gè)或多個(gè)芯片的金屬層(通常是銅層)被精密對(duì)準(zhǔn)并直接壓合在一起，形成直接電學(xué)接觸。為了保證良好的連接效果，需要在芯片表面進(jìn)行特殊的處理，例如沉積一層薄且均勻的介電材料(如SiO2或SiCN)，并在其上制備出微米甚至納米級(jí)別的銅墊和通孔(TSV)。這些銅墊和通孔將芯片內(nèi)部的電路與外部相連，使得數(shù)據(jù)傳輸速度更快、功耗更低，同時(shí)極大地提升了芯片的集成度。

　　混合鍵合技術(shù)的優(yōu)勢(shì)包括：

　　*點(diǎn)，它允許不同的芯片層，如存儲(chǔ)器層和邏輯層，在無需通過硅通孔(TSV)的情況下直接互連，顯著提高信號(hào)傳輸速度并降低功耗;

　　第二點(diǎn)，通過芯片和晶圓之間的直接銅對(duì)銅鍵合，*限度地縮短導(dǎo)線長度;

　　第三點(diǎn)，與傳統(tǒng)TSV技術(shù)相比，混合鍵合減少了層間物理連接的需求，使芯片設(shè)計(jì)更緊湊，有利于實(shí)現(xiàn)更高性能和密度。據(jù)悉，在應(yīng)用混合鍵合時(shí)，1平方毫米的面積內(nèi)可連接10,000至100,000個(gè)通孔;

　　第四點(diǎn)，混合鍵合還可減少芯片內(nèi)部的機(jī)械應(yīng)力，提高產(chǎn)品的整體可靠性，同時(shí)支持更高的數(shù)據(jù)傳輸速度和更低的能耗。

　　02

　　混合鍵合，成為HBM5的必然選擇

　　在混合鍵合技術(shù)的應(yīng)用中，主要有兩種方式。

　　一種是晶圓到晶圓（wafer-to-wafer：W2W）鍵合，這種方式更加成熟，但限制了相同芯片尺寸的組合。

　　關(guān)于 W2W 技術(shù)的應(yīng)用，主要集中在 CIS 和 NAND 兩大領(lǐng)域。

　　在 CIS 應(yīng)用中，混合鍵合已替代 TSV 互聯(lián)，實(shí)現(xiàn)了占位面積、TSV 成本縮減與混合鍵合工藝成本間的盈虧平衡。目前，三星、蘋果和華為等企業(yè)已將其廣泛應(yīng)用于高端智能手機(jī)的 CIS 芯片。

　　在NAND應(yīng)用中，W2W正成為其重要發(fā)展方向。如今，幾乎所有的內(nèi)存制造商都在進(jìn)行混合鍵合的研發(fā)。比如Kioxia 和西部數(shù)據(jù)均已推出多款應(yīng)用混合鍵合技術(shù)的產(chǎn)品。美光的HBM3E芯片封裝也采用了銅硅混合鍵合工藝。

　　另一種是芯片到晶圓(die-to-wafer：D2W)鍵合，它涉及更多的工藝步驟以及將芯片單獨(dú)放置在載體晶圓或玻璃上(集體芯片到晶圓方法)。這比晶圓間鍵合更加困難，但這種工藝變化對(duì)于邏輯和高帶寬內(nèi)存(HBM) 很有意義。

　　尤其在DRAM產(chǎn)業(yè)中，混合鍵合技術(shù)已成為核心焦點(diǎn)。

　　根據(jù)科創(chuàng)板日?qǐng)?bào)和TrendForce集邦咨詢的報(bào)道，隨著對(duì)HBM(高帶寬存儲(chǔ))產(chǎn)品日益增長的帶寬需求，三大*廠商SK海力士、三星和美光正在積極探索在HBM4 16hi產(chǎn)品中引入混合鍵合，并已確定在HBM5 20hi產(chǎn)品中大規(guī)模應(yīng)用。

　　至于為什么說混合鍵合將成為HBM5的必需技術(shù)?

　　上文提到，HBM的主要優(yōu)勢(shì)在于其提升了堆疊能力，由于無需微凸塊，支持更薄的堆疊間隙和更高的層數(shù)，例如當(dāng)芯片厚度減至20 µm時(shí)，混合鍵合技術(shù)能夠輕松實(shí)現(xiàn)16hi甚至20hi堆疊，而微凸塊技術(shù)在此方面面臨高度控制和翹曲問題的挑戰(zhàn)。

　　在 HBM4E 技術(shù)中，12hi 階段的堆疊仍以微凸塊技術(shù)為主流，因其工藝成熟度與成本優(yōu)勢(shì)顯著。即便進(jìn)入 16hi 階段，部分企業(yè)開始評(píng)估混合鍵合技術(shù)，但尚未形成強(qiáng)制應(yīng)用趨勢(shì)。

　　不過來到HBM5之后，這一情況就變得不一樣了。

　　在HBM5 20hi世代，三大主要HBM制造商(三星、美光、SK海力士)已確定采用混合鍵合技術(shù)。HBM5旨在滿足未來人工智能和高性能計(jì)算的極端需求，根據(jù)JEDEC標(biāo)準(zhǔn)，775 µm的模塊高度限制要求芯片厚度和間隙進(jìn)一步壓縮。

　　在20hi堆疊中，微凸塊技術(shù)由于其14.5 µm的凸塊高度難以控制高度和翹曲問題，而混合鍵合技術(shù)憑借其無間隙結(jié)構(gòu)成為必然選擇。此外，混合鍵合技術(shù)支持高達(dá)24hi的堆疊，如果芯片厚度為20 µm，則20層堆疊的總高度可控制在775 µm以內(nèi)，遠(yuǎn)優(yōu)于微凸塊技術(shù)。

　　接下來，具體看看各芯片巨頭混合鍵合技術(shù)的研究進(jìn)展。

　　03

　　混合鍵合，產(chǎn)業(yè)化落地

　　臺(tái)積電

　　臺(tái)積電的3D封裝SoIC就是使用的混合鍵合技術(shù)。

　　目前，SoIC-X（無凸塊）用于特定應(yīng)用，例如 AMD 的 CPU 3D V 緩存技術(shù)，以及他們的 Instinct MI300 系列 AI 產(chǎn)品。

　　AMD公開數(shù)據(jù)，相較微凸塊，3D V-Cache混合鍵合加上TSV，讓芯片接點(diǎn)密度提升15倍，互聯(lián)能效超過三倍。當(dāng)芯片連接間距低于10µm，混合鍵合就能發(fā)揮優(yōu)勢(shì)，也能將同質(zhì)和異質(zhì)小芯片集成到單個(gè)類似SoC的芯片，完成芯片更小與更輕薄的目標(biāo)，集成至先進(jìn)CoWoS和InFO解決方案。

　　SoIC-X 技術(shù)將快速發(fā)展，到 2027 年，將有可能組裝一個(gè)芯片，將臺(tái)積電尖端 A16(1.6 納米級(jí))上制造的掩模版大小的頂部芯片與使用臺(tái)積電 N2(2 納米級(jí))生產(chǎn)的底部芯片配對(duì)。這些芯片將依次使用 3μm 鍵合間距硅通孔 (TSV) 連接，密度是當(dāng)今 9μm 間距的三倍。如此小的互連將允許總體上更大的連接數(shù)量，從而大大提高組裝芯片的帶寬密度(從而提高性能)。

　　除了針對(duì)需要極高性能的設(shè)備開發(fā)無凸塊 SoIC-X 封裝技術(shù)外，臺(tái)積電還將在不久的將來推出凸塊 SoIC-P 封裝工藝。SoIC-P 專為更便宜的低性能應(yīng)用而設(shè)計(jì)，這些應(yīng)用仍需要 3D 堆疊，但不需要無凸塊銅對(duì)銅 TSV 連接帶來的額外性能和復(fù)雜性。

　　根據(jù)臺(tái)積電目前的計(jì)劃，2025 年，該公司將提供正面對(duì)背面 (F2B) 凸塊 SoIC-P 技術(shù)，該技術(shù)能夠?qū)?nbsp;0.2 光罩大小的 N3(3 納米級(jí))頂部芯片與 N4(4 納米級(jí))底部芯片配對(duì)，并使用 25μm 間距微凸塊 (µbump) 進(jìn)行連接。2027 年，臺(tái)積電將推出正面對(duì)背面 (F2F) 凸塊 SoIC-P 技術(shù)，該技術(shù)能夠?qū)?nbsp;N2 頂部芯片放置在間距為 16μm 的 N3 底部芯片上。

　　英特爾

　　英特爾也早早入局了混合鍵合技術(shù)，早在2020年就發(fā)布了其混合鍵合技術(shù)。

　　當(dāng)時(shí)英特爾表示其3D Foveros立體封裝技術(shù)，可以讓邏輯芯片可以堆疊在一起，而其中的凸點(diǎn)間距在50微米左右，每平方毫米集成大約400個(gè)凸點(diǎn)，而應(yīng)用新的混合鍵合技術(shù)，凸點(diǎn)間距縮小到10微米，每平方毫米的凸點(diǎn)數(shù)量更能達(dá)到1萬個(gè)，增加了足足25倍。

　　再看兩大存儲(chǔ)芯片龍頭三星和SK海力士的技術(shù)進(jìn)程。

　　SK海力士與三星

　　SK海力士曾在其第三代8層堆疊的HBM2E上進(jìn)行過測(cè)試，使用混合鍵合制程后，通過了所有可靠性測(cè)試。SK海力士還評(píng)價(jià)了該HBM在高溫下的使用壽命，檢查產(chǎn)品出貨后客戶在芯片黏合過程中可能出現(xiàn)的潛在問題。目前，SK海力士計(jì)劃在新一代的HBM4上采用混合鍵合技術(shù)。

　　三星也在研究4F Square DRAM，并有望在生產(chǎn)中應(yīng)用混合鍵合技術(shù)。4F Square是一種單元數(shù)組結(jié)構(gòu)，與目前商業(yè)化的6F Square DRAM相比，可將芯片表面積減少30%。

　　另外，三星在其論文中指出，未來16層及以上的HBM必須采用混合鍵合技術(shù)。三星稱，降低堆疊的高度是采用混合鍵合的主因，內(nèi)存高度限制在775微米內(nèi)，在這高度中須封裝17個(gè)芯片(即一個(gè)基底芯片和16個(gè)核心芯片)，因此縮小芯片間的間隙，是內(nèi)存大廠必須克服的問題。

　　三星今年4月使用子公司Semes的混合鍵合設(shè)備制作了16層的HBM樣品，并表示芯片運(yùn)作正常。

　　另一家DRAM大廠美光此前在COMPUTEX 2024記者會(huì)上表示，公司也正著手開發(fā)HBM4，會(huì)考慮采用包括混合鍵合在內(nèi)等相關(guān)技術(shù)，目前一切都在研究中。

　　根據(jù)Intel Market Research的報(bào)告，全球混合鍵合技術(shù)市場(chǎng)預(yù)計(jì)將從2023年的1.2349億美元增長至2030年的6.1842億美元，年復(fù)合增長率(CAGR)為24.7%。其中，亞太地區(qū)的市場(chǎng)增長尤為顯著，預(yù)計(jì)從2023年的8140萬美元增長至2030年的4.2472億美元，CAGR為26.05%。